Differences on std_logic in Vhdl

Hi everyone,
today i will show you how to merge the st_logic bits 
and differecences between 0 to n and n down to 0.
library ieee;
use ieee.std_logic_1164.all;

entity ozturkgokhan is
port( a : out std_logic_vector(7 downto 0);
b : out std_logic_vector(7 downto 0);
c : out std_logic_vector(0 to 7);
d : out std_logic_vector(7 downto 0));
end ozturkgokhan;

architecture behavioral of ozturkgokhan is
signal gokhan  :std_logic_vector (7 downto 0):="11110000";
signal gokhan1 :std_logic_vector (0 to 7)    :="11110000";

begin
-- merging values
a <= gokhan(1 downto 0) & gokhan(7 downto 4) & gokhan(3 downto 2);
--differecnce between 0 to 7 and 7 downto 0
b <= gokhan;
c <= gokhan;
d <= gokhan1;
end behavioral;
--ozturkgokhan.com
Ekran Alıntısı

Modelsim Output

best wishes,
gökhan öztürk
Reklamlar

ozturkgokhan hakkında

Electrical and electronics engineer. In turkey.

Mart 18, 2016 tarihinde Vhdl içinde yayınlandı ve , , , , , olarak etiketlendi. Kalıcı bağlantıyı yer imlerinize ekleyin. Yorum yapın.

Bir Cevap Yazın

Aşağıya bilgilerinizi girin veya oturum açmak için bir simgeye tıklayın:

WordPress.com Logosu

WordPress.com hesabınızı kullanarak yorum yapıyorsunuz. Çıkış  Yap /  Değiştir )

Google fotoğrafı

Google hesabınızı kullanarak yorum yapıyorsunuz. Çıkış  Yap /  Değiştir )

Twitter resmi

Twitter hesabınızı kullanarak yorum yapıyorsunuz. Çıkış  Yap /  Değiştir )

Facebook fotoğrafı

Facebook hesabınızı kullanarak yorum yapıyorsunuz. Çıkış  Yap /  Değiştir )

Connecting to %s

%d blogcu bunu beğendi: